XA6SLX25-2CSG324Q（Vendite el stoko kun originala pakaĵo）

produktaj propraĵoj:

Ĝenerala priskribo:

La Xilinx Automotive (XA) Spartan®-6-familio de FPGA-oj provizas gvidajn sistemajn integrigajn kapablojn kun la plej malalta totalkosto por altvolumaj aŭtomobilaj aplikoj.La dek-membra familio liveras vastigitajn densecojn intervalantajn de 3,840 ĝis 101,261 logikaj ĉeloj kaj pli rapidan, pli ampleksan konekteblecon.Konstruita sur matura 45 nm-malaltpotenca kupra proceza teknologio, kiu liveras la optimuman ekvilibron de kosto, potenco kaj rendimento, la familio XA Spartan-6 ofertas novan, pli efikan, du-registran 6-enigan serĉtabelon (LUT). ) logiko kaj riĉa elekto de enkonstruitaj sistem-nivelaj blokoj.Ĉi tiuj inkluzivas 18 Kb (2 x 9 Kb) blokajn RAMojn, duageneraciajn DSP48A1-tranĉaĵojn, SDRAM-memorregilojn, plifortigitajn miksreĝimajn horloĝajn administradblokojn, SelectIO™-teknologion, potenc-optimumigitajn altrapidajn seriajn transceptorilojn, PCI Express®-kongruajn Endpoint-blokojn. , altnivelaj sistemo-nivelaj potencadministradaj reĝimoj, aŭtomate detektaj agordaj opcioj, kaj plibonigita IP-sekureco kun AES kaj Device DNA-protekto.Ĉi tiuj funkcioj provizas malaltkostan programeblan alternativon al kutimaj ASIC-produktoj kun senprecedenca uzfacilo.XA Spartan-6 FPGAs ofertas la plej bonan solvon por flekseblaj kaj skaleblaj altvolumaj logikdezajnoj, alt-bendolarĝaj paralelaj DSP-pretigdezajnoj, kaj kost-sentemaj aplikoj kie pluraj interfacaj normoj estas postulataj.XA Spartan-6 FPGAs estas la programebla silicia fundamento por Celitaj Dezajnaj Platformoj, kiuj liveras integrajn softvarojn kaj hardvarkomponentojn, kiuj ebligas al dizajnistoj koncentriĝi pri novigado tuj kiam ilia disvolva ciklo komenciĝas.Resumo de XA Spartan-6 FPGA Trajtoj • XA Spartan-6 Familio: • XA Spartan-6 LX FPGA: Logiko optimumigita • XA Spartan-6 LXT FPGA: Altrapida seria konektebleco • Aŭtomobilaj Temperaturoj: • I-Grado: Tj = – 40°C ĝis +100°C • Q-Grado: Tj = –40°C ĝis +125°C • Aŭtomobilaj Normoj: • Xilinx estas konforma al ISO-TS16949 • AEC-Q100-kvalifiko • Dokumentado pri Produktada Parto-Aprobo-Procezo (PPAP) • Preter AEC-Q100-kvalifiko haveblas laŭ peto • Desegnita por malalta kosto • Multoblaj efikaj integraj blokoj • Optimumigita elekto de I/O-normoj • Ŝanĝigitaj kusenetoj • Alt-volumenaj plastaj drato-ligitaj pakaĵoj • Malalta statika kaj dinamika potenco • 45 nm-procezo optimumigita por kosto kaj malalta potenco • Hiberna reĝimo de malŝalto por nula potenco • Malŝalta reĝimo konservas staton kaj agordon kun plurpinta vekiĝo, plibonigo de kontrolo • Alta rendimento 1.2V kerntensio (LX kaj LXT FPGA-oj, -2 kaj -3-rapidecaj gradoj) • Multtensiaj, plurnormaj SelectIO-interfacaj bankoj • Ĝis 1,080 Mb/s datumtransiga indico podiferenciga I/O • Elektebla eliga stirado, ĝis 24 mA per stifto • 3.3V ĝis 1.2VI/O normoj kaj protokoloj • Malaltkostaj HSTL kaj SSTL-memorinterfacoj • Varma interŝanĝo-konformeco • Alĝustigeblaj I/O-slew-tarifoj por plibonigi signalan integrecon • Altrapidaj GTP-serialaj transceptoroj en la LXT FPGAs • Ĝis 3.2 Gb/s • Altrapidaj interfacoj inkluzive de: Seria ATA kaj PCI Express • Efikaj DSP48A1-tranĉaĵoj • Alt-efikeca aritmetika kaj signal-prilaborado • Rapida 18 x 18 multiplikilo kaj 48 -bit-akumulilo • Kapableco de dukto kaj kaskada • Antaŭ-aldonaĵo por helpi filtril-aplikaĵojn • Integritaj Memor-Regiloj-blokoj • DDR, DDR2, DDR3, kaj LPDDR-subteno • Datumoj ĝis 800 Mb/s • Plur-havena busstrukturo kun sendependa FIFO al reduktas problemojn pri dezajnaj tempoj • Abundaj logikaj rimedoj kun pliigita logika kapacito • Laŭvola ŝanĝregistro aŭ distribua RAM-subteno • Efika 6-eniga LUT-oj plibonigas rendimenton kaj minimumigas potencon • LUT kun duoblaj flip-flops por duktocentraj aplikoj • Bloki RAM wkun vasta gamo de granulareco • Rapida bloka RAM kun bajta skribebla ebligo • 18 Kb-blokoj, kiuj povas esti laŭvole programitaj kiel du sendependaj 9 Kb-blokaj RAM-oj • Horloĝadministrada Kahelo (CMT) por plifortigita rendimento • Malalta bruo, fleksebla horloĝo • Ciferecaj Horloĝaj Administrantoj (DCMoj) elimini horloĝan misprezenton kaj devociklan misprezenton • Phase-Locked Loops (PLLoj) por malalt-jitter horloĝado • Frekvenca sintezo kun samtempa multipliko, dividado kaj fazoŝanĝo • Dek ses malalt-deklinaj tutmondaj horloĝretoj • Simpligita agordo, subtenas malalt- kostnormoj • 2-stifta aŭtodetekta agordo • Larĝa triaparta SPI (ĝis x4) kaj NOR-fulmsubteno • MultiBoot-subteno por fora ĝisdatigo kun multoblaj bitfluoj, uzante gardan protekton • Plifortigita sekureco por dezajnoprotekto • Unika Aparato DNA-identigilo por dezajna aŭtentigo • AES-bitflua ĉifrado en la XA6SLX75, XA6SLX75T, kaj XA6SLX100-aparatoj • Integrita Endpoint-bloko por PCI Express-dezajnoj (LXT) • Malaltkosta PCI®-teknologio suporto kongrua kun la 33 MHz, 32- kaj 64-bita specifo.• Pli rapida enigita pretigo kun plibonigita, malalta kosto, MicroBlaze™ 32-bita mola procesoro • Gvida IP kaj referencdezajnoj de la industrio • Forta aŭtomobil-specifa triaparta ekosistemo kun IP, evolutabuloj kaj dezajnoservoj